TRABALHOS PUBLICADOS

@inproceedings{Eduardo2014SDRb,

title = {Projeto e implementa\c{c}\~{a}o de um transmissor AM digital reconfigur\'{a}vel did\'{a}tico em FPGA},

author = {Eduardo Lussari and Duarte Lopes Oliveira and Roberto DAmore},

url = {https://www.sige.ita.br/edicoes-anteriores/2014/st/ST_5_3.pdf},

year  = {2014},

date = {2014-01-01},

booktitle = {Simp\'{o}sio de Aplica\c{c}\~{o}es Operacionais em \'{A}reas de Defesa 2014 (SIGE2014)},

abstract = {Este trabalho apresenta a arquitetura e a implementa\c{c}\~{a}o de um transmissor AM DSB-FC digital reconfigur\'{a}vel descrito em VHDL. Todos os elementos do sistema s\~{a}o incorporados em um \'{u}nico dispositivo FPGA para flexibilizar o uso de diferentes plataformas e redu\c{c}\~{a}o de custo; somente um capacitor e uma antena s\~{a}o externos ao sistema. O projeto contempla ainda um conversor D/A implementado na pr\'{o}pria FPGA. S\~{a}o apresentados os resultados da simula\c{c}\~{a}o do c\'{o}digo VHDL e dos testes do circuito sintetizado para an\'{a}lise da viabilidade da implementa\c{c}\~{a}o da arquitetura.},

keywords = {DDFS, FPGA, R\'{a}dio Definido por, SDR},

pubstate = {published},

tppubtype = {inproceedings}

}

@inproceedings{Duarte2013L\'{o}gicabb,

title = {Uma Arquitetura de Alta Velocidade para Sistemas Digitais Heterog\^{e}neos},

author = {Duarte L Oliveira and Diego Bompean and Lester A Faria and Jo\~{a}o Luis V Oliveira},

url = {https://www.sige.ita.br/edicoes-anteriores/2013/st/P_9.pdf},

year  = {2013},

date = {2013-01-01},

booktitle = {Simp\'{o}sio de Aplica\c{c}\~{o}es Operacionais em \'{A}reas de Defesa 2013 (SIGE2013)},

abstract = {Projeto digital VLSI (Very Large Scale Integration) de alta integra\c{c}\~{a}o pode ter requisitos cr\'{i}ticos, tais como consumo de pot\^{e}ncia, robustez, desempenho, etc. Eles normalmente s\~{a}o sintetizados no paradigma s\'{i}ncrono, na tecnologia DSM (Deep-Sub-Micron), usam o conceito de projeto SOC (Systems-On-Chip) e sinal de clock global. A exig\^{e}ncia destes requisitos e a plataforma de s\'{i}ntese trazem s\'{e}rias dificuldades no projeto por causa do sinal de clock global. Um estilo de projeto SOC que elimina estas dificuldades \'{e} permitir intera\c{c}\~{a}o de m\'{o}dulos funcionais com temporiza\c{c}\~{o}es diferentes, formando um SOC heterog\^{e}neo. Este artigo prop\~{o}e uma arquitetura para implementar sistemas digitais heterog\^{e}neos, onde o sinal de clock global \'{e} eliminado. A arquitetura proposta permite a comunicado de dados ponto-a-ponto entre os m\'{o}dulos s\'{i}ncrono ou/e ass\'{i}ncrono. A funcionais, comunica\c{c}\~{a}o entre os m\'{o}dulos \'{e} realizada no protocolo handshake de duas fases, portanto acarretando um aumento de velocidade. Uma an\'{a}lise da arquitetura proposta para SOC heterog\^{e}neo \'{e} realizada mostrando o seu desempenho.},

keywords = {controlador port, FPGA, L\'{o}gica ass\'{i}ncrona},

pubstate = {published},

tppubtype = {inproceedings}

}

@inproceedings{Duarte2013L\'{o}gicac,

title = {Uma Arquitetura para Sistemas Micropipeline de Alto Desempenho Voltada para FPGAs},

author = {Duarte L Oliveira and Kledermon Garcia and Roberto dAmore},

url = {https://www.sige.ita.br/edicoes-anteriores/2013/st/P_10.pdf},

year  = {2013},

date = {2013-01-01},

booktitle = {Simp\'{o}sio de Aplica\c{c}\~{o}es Operacionais em \'{A}reas de Defesa 2013 (SIGE2013)},

abstract = {O paradigma ass\'{i}ncrono possui caracter\'{i}sticas interessantes devido \`{a} aus\^{e}ncia do sinal de clock e que pode ser uma alternativa de projeto. Este paradigma tem v\'{a}rios estilos de projeto, onde o estilo micropipeline \'{e} o mais indicado para a plataforma FPGA, devido \`{a} simplicidade do seu controle. Neste artigo, propomos uma arquitetura para implementar sistemas digitais ass\'{i}ncronos no estilo micropipeline bundled-data. Para implementa\c{c}\~{o}es em FPGAs, a arquitetura proposta apresenta um melhor desempenho, quando comparada com a arquitetura denominada MOUSETRAP, que \'{e} considerada o estado da arte. Palavras-chaveL\'{o}gica ass\'{i}ncrona, FPGA, micropipeline, controlador, Bundled-data.},

keywords = {Bundled-data, controlador, FPGA, L\'{o}gica ass\'{i}ncrona, micropipeline},

pubstate = {published},

tppubtype = {inproceedings}

}

@inproceedings{Elvio2011Reconfigurableb,

title = {Non-Linear Addressing Scheme for a Reconfigurable Look-Up Table},

author = {Elvio Dutra and Weiler Finamore and Leandro Indrusiak and Manfred Glesner},

url = {https://www.sige.ita.br/edicoes-anteriores/2011/st/IV_2.pdf},

year  = {2011},

date = {2011-01-01},

booktitle = {Simp\'{o}sio de Aplica\c{c}\~{o}es Operacionais em \'{A}reas de Defesa 2011 (SIGE2011)},

abstract = {n\~{a}o dispon\'{i}vel},

keywords = {FPGA, Reconfigurable Look-Up Table},

pubstate = {published},

tppubtype = {inproceedings}

}

@inproceedings{F\'{a}bio2009VHDLb,

title = {Biblioteca de componentes para s\'{i}ntese do Protocolo de Sincroniza\c{c}\~{a}o e Codifica\c{c}\~{a}o de Canal de Telemetria recomendado pelo CCSDS},

author = {F\'{a}bio Batagin Armelin and Roberto dAmore},

url = {https://www.sige.ita.br/edicoes-anteriores/2009/st/XVI_2.pdf},

year  = {2009},

date = {2009-01-01},

booktitle = {Simp\'{o}sio de Aplica\c{c}\~{o}es Operacionais em \'{A}reas de Defesa 2009 (SIGE2009)},

abstract = {Este trabalho prop\~{o}e uma biblioteca de componen- tes que atendem a recomenda\c{c}\~{a}o CCSDS para o Protocolo de Sincroniza\c{c}\~{a}o e Codifica\c{c}\~{a}o de Canal de Telemetria da Camada de Link de Dados. Os componentes foram descritos na lingua- gem VHDL e permitem a s\'{i}ntese de 156 implementa\c{c}\~{o}es distin- tas deste protocolo. O trabalho apresenta, tamb\'{e}m, os resulta- dos de dez op\c{c}\~{o}es de sistemas implementados em FPGA com qualifica\c{c}\~{a}o espacial, sintetizados a partir dos componentes propostos na biblioteca. A op\c{c}\~{a}o de maior custo de implementa- \c{c}\~{a}o ocupa 24% da \'{a}rea da FPGA RTAX1000S.},

keywords = {FPGA, VHDL},

pubstate = {published},

tppubtype = {inproceedings}

}