TRABALHOS PUBLICADOS
2013 |
Uma Arquitetura de Alta Velocidade para Sistemas Digitais Heterogêneos Proceedings Article Oliveira, Duarte L; Bompean, Diego; Faria, Lester A; Oliveira, João Luis V Resumo | Links | BibTeX | Tags: controlador port, FPGA, Lógica assíncrona @inproceedings{Duarte2013L\'{o}gicabb,Projeto digital VLSI (Very Large Scale Integration) de alta integração pode ter requisitos críticos, tais como consumo de potência, robustez, desempenho, etc. Eles normalmente são sintetizados no paradigma síncrono, na tecnologia DSM (Deep-Sub-Micron), usam o conceito de projeto SOC (Systems-On-Chip) e sinal de clock global. A exigência destes requisitos e a plataforma de síntese trazem sérias dificuldades no projeto por causa do sinal de clock global. Um estilo de projeto SOC que elimina estas dificuldades é permitir interação de módulos funcionais com temporizações diferentes, formando um SOC heterogêneo. Este artigo propõe uma arquitetura para implementar sistemas digitais heterogêneos, onde o sinal de clock global é eliminado. A arquitetura proposta permite a comunicado de dados ponto-a-ponto entre os módulos síncrono ou/e assíncrono. A funcionais, comunicação entre os módulos é realizada no protocolo handshake de duas fases, portanto acarretando um aumento de velocidade. Uma análise da arquitetura proposta para SOC heterogêneo é realizada mostrando o seu desempenho. |
Uma Arquitetura para Sistemas Micropipeline de Alto Desempenho Voltada para FPGAs Proceedings Article Oliveira, Duarte L; Garcia, Kledermon; dAmore, Roberto Resumo | Links | BibTeX | Tags: Bundled-data, controlador, FPGA, Lógica assíncrona, micropipeline @inproceedings{Duarte2013L\'{o}gicac,O paradigma assíncrono possui características interessantes devido à ausência do sinal de clock e que pode ser uma alternativa de projeto. Este paradigma tem vários estilos de projeto, onde o estilo micropipeline é o mais indicado para a plataforma FPGA, devido à simplicidade do seu controle. Neste artigo, propomos uma arquitetura para implementar sistemas digitais assíncronos no estilo micropipeline bundled-data. Para implementações em FPGAs, a arquitetura proposta apresenta um melhor desempenho, quando comparada com a arquitetura denominada MOUSETRAP, que é considerada o estado da arte. Palavras-chaveLógica assíncrona, FPGA, micropipeline, controlador, Bundled-data. |
Uma Abordagem Prática para Projeto Otimizado de Sistemas Digitais Assíncronos Proceedings Article Garcia, Kledermon; Oliveira, Duarte L; dAmore, Roberto Resumo | Links | BibTeX | Tags: controlador modo-burst estendido, Lógica assíncrona, programação linear inteira, síntese comportamental @inproceedings{Kledermon2013L\'{o}gicab,Este trabalho apresenta um método para síntese otimizada de sistemas digitais assíncronos. A proposta usa o estilo de projeto conhecido como decomposição (data-path + controlador), que gera uma descrição intermediária nível RTL (Register Transfer Level). O método proposto emprega a especificação modo-burst estendido para descrever o controlador. Os sistemas assíncronos sintetizados pelo método proposto são capazes de operar no “protocolo handshake de duas fases”, permitindo um melhor desempenho. Neste método a implementada por bundled-data, usando, decomposição é portanto, componentes do paradigma síncrono. Através de um caso de estudo, mostramos a simplicidade e a eficiência do método proposto. |