TRABALHOS PUBLICADOS

@inproceedings{Duarte2013L\'{o}gicabb,

title = {Uma Arquitetura de Alta Velocidade para Sistemas Digitais Heterog\^{e}neos},

author = {Duarte L Oliveira and Diego Bompean and Lester A Faria and Jo\~{a}o Luis V Oliveira},

url = {https://www.sige.ita.br/edicoes-anteriores/2013/st/P_9.pdf},

year  = {2013},

date = {2013-01-01},

booktitle = {Simp\'{o}sio de Aplica\c{c}\~{o}es Operacionais em \'{A}reas de Defesa 2013 (SIGE2013)},

abstract = {Projeto digital VLSI (Very Large Scale Integration) de alta integra\c{c}\~{a}o pode ter requisitos cr\'{i}ticos, tais como consumo de pot\^{e}ncia, robustez, desempenho, etc. Eles normalmente s\~{a}o sintetizados no paradigma s\'{i}ncrono, na tecnologia DSM (Deep-Sub-Micron), usam o conceito de projeto SOC (Systems-On-Chip) e sinal de clock global. A exig\^{e}ncia destes requisitos e a plataforma de s\'{i}ntese trazem s\'{e}rias dificuldades no projeto por causa do sinal de clock global. Um estilo de projeto SOC que elimina estas dificuldades \'{e} permitir intera\c{c}\~{a}o de m\'{o}dulos funcionais com temporiza\c{c}\~{o}es diferentes, formando um SOC heterog\^{e}neo. Este artigo prop\~{o}e uma arquitetura para implementar sistemas digitais heterog\^{e}neos, onde o sinal de clock global \'{e} eliminado. A arquitetura proposta permite a comunicado de dados ponto-a-ponto entre os m\'{o}dulos s\'{i}ncrono ou/e ass\'{i}ncrono. A funcionais, comunica\c{c}\~{a}o entre os m\'{o}dulos \'{e} realizada no protocolo handshake de duas fases, portanto acarretando um aumento de velocidade. Uma an\'{a}lise da arquitetura proposta para SOC heterog\^{e}neo \'{e} realizada mostrando o seu desempenho.},

keywords = {controlador port, FPGA, L\'{o}gica ass\'{i}ncrona},

pubstate = {published},

tppubtype = {inproceedings}

}